Cadence Design System, Inc. berjaya membangunkan komponen kawalan PCIe 6.0 yang berjaya melepasi ujian pematuhan rasmi PCI-SIG. Solusi yang dibangunkan mereka mampu beroperasi pada kelajuan penuh 64 GT/s yang ditetapkan standard tersebut. Dengan adanya teknologi ini, ia bakal beri impak positif kepada produk seperti pemecut AI, pelayan, dan perkakasan berprestasi tinggi yang perlukan kelajuan perpindahan data yang besar antara komponen.
Penyelesaian PCIe 6.0 Cadence lulus ujian pematuhan
Penyelesaian PCIe 6.0 Cadence menggabungkan PHY dan pengawal PCIe menjadi satu subsistem lengkap yang boleh diintegrasikan oleh pembuat cip ke dalam reka bentuk system-on-chip (SoC) mereka. Syarikat itu menguji konfigurasi x8, dengan lapan lorong PCIe beroperasi pada kelajuan penuh PCIe 6.0 iaitu 64 GT/s bagi setiap lorong.
Subsistem lengkap tersebut berjaya melepasi semua ujian pematuhan rasmi PCIe 6.0 dalam bengkel pematuhan rasmi PCI-SIG yang pertama untuk standard berkenaan, yang diadakan pada Julai. Penyelesaian Cadence itu turut disenaraikan dalam PCI-SIG Integrators List.
Kenapa PCIe 6.0 penting untuk AI?
PCIe ialah standard yang digunakan untuk menghubungkan komponen seperti CPU, GPU, pemecut AI, storan dan perkakasan rangkaian. Piawaian PCIe 6.0 terbaharu, menggandakan kadar isyarat berbanding PCIe 5.0, daripada 32 GT/s kepada 64 GT/s bagi setiap lorong. Kadar yang lebih tinggi ini membolehkan lebih banyak data dipindahkan, sekali gus menyediakan jalur lebar yang lebih besar untuk beban kerja yang memerlukan pemindahan data dalam jumlah besar, termasuk AI dan pengkomputeran berprestasi tinggi.
Bagi sistem AI, perkara ini semakin penting kerana pemproses dan pemecut AI perlu bertukar sejumlah besar data antara satu sama lain. Namun, perlu diingat bahawa 64 GT/s ialah kadar pemindahan isyarat, bukannya 64Gbps jalur lebar yang boleh digunakan. Jumlah data sebenar yang boleh dipindahkan dipengaruhi oleh faktor seperti overhead protokol dan atur cara.
Dibina menggunakan proses 3nm TSMC
Subsistem PCIe 6.0 Cadence telah dibangunkan dalam bentuk silikon menggunakan proses N3, atau 3nm, TSMC. Menurut Cadence, penyelesaian cekap tenaga dan merangkumi teknologi seperti equalisation berasaskan ADC dan DSP, operasi SerDes yang dioptimumkan melalui firmware serta sokongan untuk pelbagai protokol. Pengesahan PHY dan pengawal dalam silikon juga boleh membantu pembuat cip mengurangkan risiko pembangunan dan masalah keserasian apabila melaksanakan PCIe 6.0.
Teknologi Cadence tersedia untuk pembuat cip
Cadence tidak menjual produk PCIe 6.0 kepada pengguna biasa. Sebaliknya, teknologi ini merupakan tatacara pengeluaran yang boleh dilesenkan oleh pembuat cip untuk diintegrasikan ke dalam cip mereka sendiri. Syarikat itu berkata subsistem PCIe 6.0 lengkapnya kini tersedia untuk penyedia SoC. Positron AI merupakan salah satu pelanggan yang telah melesenkan SerDes IP Cadence untuk antara muka PCIe 6.0 dalam cip pemecut AI inference mereka..
Cadence turut menawarkan penyelesaian teknologi PCIe sehingga PCIe 7.0, ketika industri terus membangunkan teknologi interconnect yang lebih pantas untuk AI dan pengkomputeran berprestasi tinggi.
Sumber: Cadence